3、布线
布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下，根据电路的连接关系，将各单元和I／O pad用互连线连接起来。
4．时钟树综合——CTS
Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。
由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。
5． 寄生参数提取
由于导线本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。
工具Synopsys的Star－RCXT
6． 版图物理验证
这一环节是对完成布线的物理版图进行功能和时序上的验证，大概包含以下方面：
LVS（Layout Vs Schematic）验证：简单说，就是版图与逻辑综合后的门级电路图的对比验证；
DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；
ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；
实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题等。
物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路。
最后进行封装和测试，就得到了我们实际看见的芯片。
芯片设计的流程是纷繁复杂的，从设计到流片耗时长（一年甚至更久），流片成本高，一旦发现问题还要迭代之前的某些过程。