静态时序分析的作用：
1． 确定芯片最高工作频率
通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率。
2． 检查时序约束是否满足
可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足要求。
3． 分析时钟质量
时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。
4、覆盖率
覆盖率作为一种判断验证充分性的手段，已成为验证工作的主导。从目标上，可以把覆盖率分为两类：
代码覆盖率
作用：检查代码是否冗余，设计要点是否遍历完全。
检查对象：RTL代码
功能覆盖率
作用：检查功能是否遍历
检查对象：自定义的container
在设计完成时，要进行代码覆盖率充分性的sign－off， 对于覆盖率未达到100％的情况，要给出合理的解释，保证不影响芯片的工能。
5、ASIC综合
逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表（netlist）的过程。
在做综合时要设定约束条件，如电路面积、时序要求等目标参数。
工具：synopsys的Design compiler， 综合后把网表交给后端。
至此，前端的设计工作就结束啦！
芯片后端设计
后端设计也就是从输入网表到输出GDSII文件的过程：主要分为以下六个步骤：
1． 逻辑综合
2． 形式验证
3． 物理实现
4． 时钟树综合－CTS
5． 寄生参数提取
6． 版图物理验证
1．逻辑综合
在前端最后一步已经讲过了，在此不做赘述。
2． 形式验证
1）验证芯片功能的一致性
2）不验证电路本身的正确性
3）每次电路改变后都需验证
形式验证的意义在于保障芯片设计的一致性，一般在逻辑综合，布局布线完成后必须做。
工具：synopsys Formality
3． 物理实现
物理实现可以分为三个部分：
布局规划 floor plan
布局 place
布线 route
1、布图规划floor plan
布图规划是整个后端流程中作重要的一步，但也是弹性最大的一步。因为没有标准的最佳方案，但又有很多细节需要考量。
布局布线的目标：优化芯片的面积，时序收敛，稳定，方便走线。
工具：IC compiler，Encounter
布图规划完成效果图：
2、布局
布局即摆放标准单元，I／O pad，宏单元来实现个电路逻辑。
布局目标：利用率越高越好，总线长越短越好，时序越快越好。
但利用率越高，布线就越困难；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。
布局完成效果图：
