13、模块划分基本原则：
(1)对每个同步时序设计的子模块的输出使用寄存器（用寄存器分割同步时序模块原则）。
(2)将相关逻辑和可以复用的逻辑划分在同一模块内（呼应系统原则）。
(3)将不同优化目标的逻辑分开。
(4)将送约束的逻辑归到同一模块。
(5)将存储逻辑独立划分成模块。
(6)合适的模块规模。
(7)顶层模块最好不进行逻辑设计。
14、组合逻辑的注意事项
(1)避免组合逻辑反馈环路（容易毛刺、振荡、时序违规等）。
解决：
A、牢记任何反馈回路必须包含寄存器；
B、检查综合、实现报告的warning信息，发现反馈回路（combinational loops）后进行相应修改。
(2）替换延迟链。
解决：用倍频、分频或者同步计数器完成。
(3)替换异步脉冲产生单元（毛刺生成器）。
解决：用同步时序设计脉冲电路。
(4)慎用锁存器。
解决：
A、使用完备的if…else语句；
B、检查设计中是否含有组合逻辑反馈环路；
C、对每个输入条件，设计输出操作，对case语句设置default操作。特别是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作。
D、如果使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句。
小技巧：仔细检查综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中生成的latch。
15、时钟设计的注意事项
(1)同步时序电路推荐的时钟设计方法：
时钟经全局时钟输入引脚输入，通过FPGA内部专用的PLL或DLL进行分频/倍频、移相等调整与运算，然后经FPGA内部全局时钟布线资源驱动到达芯片内所有寄存器和其他模块的时钟输入端。
FPGA设计者的5项基本功：仿真、综合、时序分析、调试、验证。